دانلود مقاله طرح مدار لچ متحمل به SEU بر اساس DICE عایق شده و المنت های کم مصرف

ریال238.000

این محصول یک مقاله به زبان فارسی با عنوان “طرح مدار لچ متحمل به SEU بر اساس DICE عایق شده و المنت های کم مصرف” بوده و در دو فرمت word و pdf آماده خریداری و دانلود فوری می باشد. در این فایل ها هیچ گونه واترمارک یا نامی از سایت دانش راه به کار برده نشده و آماده ارائه هستند. فایل ورد مقاله نیز امکان ویرایش کامل و اضافه کردن نام یا هر متن دیگری را داراست.

توضیحات

 

مشخصات مقاله
عنوان مقاله طرح مدار لچ متحمل به SEU بر اساس DICE عایق شده و المنت های کم مصرف
فرمت مقاله ورد تایپ شده با قابلیت ویرایش (DOCX) و پی دی اف (PDF)
تعداد صفحات مقاله 27 صفحه
سایز متن مقاله 14
فونت متن مقاله بی نازنین
رشته های مرتبط با این مقاله برق
گرایش های مرتبط با این مقاله الکترونیک
موضوعات
منبع و رفرنس دارد
کد محصول w2019
حجم فایل 1Mb
وضعیت آماده خرید و دانلود

 

فهرست مطالب مقاله
چکیده
مقدمه
مدار های گره ای( لچی) متحمل به SEU
بررسی سورس ها
نتایج شبیه سازی و آزمایش

 

بخشی از متن مقاله

چکیده

تداخل خطای نرم یک چالش طراحی مهم و اساسی در طراحی مدار های پیشرفته CMOS VLSI محسوب می شود. در این مقاله ما یک طرح (Iso-DICE) لچ DICE عایق ساز SEU را با ترکیب روش های عایق سازی خطای نرم و روش لچ داخلی که در طراحی DICE استفاده می شود را پیشنهاد کردیم. برای بهبود تحمل SEU طرح DICE، ما جفت گره های ذخیره ای دارای توانایی ریکاوری SEU در هر یک از جفت های دیگر را حفظ کرده و از گره های ذخیره ای که تحت تاثیر یک دیگر قرار می گیرند استفاده کردیم. برای کاهش تاثیر تداخلی بین جفت گره های ذخیره ای دوگانه، ما از مکانیسم عایق سازی برای افزایش مقاومت در برابر برخورد ذرات با انرژی بالا به جای روش طراحی هم بند اولیه استفاده کردیم. از طریق عایق سازی گره های خروجی و گره های مدار داخلی، لچ های Iso-DICE می توانند تحمل زیادی به SEU در مقایسه با طرح DICE داشته باشند. در مقایسه با طرح FERST که دارای تحمل مشابه به SEU می باشد، لچ Iso-DICE پیشنهادی می تواند بیش از 50 درصد برق را کم تر از 45 درصد محصول فناوری TSMC 90 nm CMOS مصرف کند. تحت مدل 22 نانومتر PTM، لچ Iso-DICE پیشنهادی می تواند با 11 محصول تاخیر برقی 11 درصدی در مقایسه با طرح FERST که تحمل مشابه به SEU است عمل کند.
مقدمه:
با پیشرفت فرآیند های نیمه هادی(رسانا)، مدارهای دیجیتال کم تر در معرض سر و صدای ناشی از کاهش کار
ولتاژ و تغذیه آن و افزایش تراکم ترانزیستور قرار گرفته اند. در محیط VLSI پیشرفته ، مدارهای به راحتی تحت تاثیر ذرات آلفا قرار ، پرتوهای کیهانی و ذرات گرما به علت وجود خطاها قرار می گیرند.، که
تمام خطاها به صورت نرم خلاصه می شوند.. پیشرفت در مقیاس نانو تکنولوژی CMOS امکان افزایش تراکم مدار و بهبود عملکرد در عین کاهش هزینه را خواهد داد. با این حال، پیشرفت در کاهش اندازه ترانزیستور و ولتاژ عامل اصلی کاهش در ظرفیت های پارازیتی گره های داخلی مدار می باشد که منجر به کاهش بار بحرانی (بار بحرانی کنترل شده حداقل هزینه مورد نیاز برای حفظ منطق است) خواهد شد. در نتیجه، قابلیت اطمینان از مدارات در برابر خطاهای نرم پایین آمده و ذرات آلفا با انرژی پایین و یا پرتوهای کیهانی به راحتی می توانند در گره های داخلی مدار تداخل ایجاد کنند که در نتیجه در ولتاژ لحظه ای خطا به طور موقت پدیدار می شوند.
خطاهای نرم را می توان به دو دسته با توجه به مکان های مختلف وقوع طبقه بندی کرد: (1) رویداد گذرا منفرد (مجموعه) که در مدارهای ترکیبی(مرکب) رخ می دهد، و (2) آشفتگی های تداخل رویداد منفرد
(SEUS) که در المنت های ذخیره کننده، چفت یا گره ثبت کننده زمانی که وضعیت منطق مدارات به طور نامطلوبی تغییر می کند رخ می دهد. با توجه به این که
WOV (ویندوز(پنجره آسیب پذیری) مدارهای ترتیبی طولانی تر از از مدارهای ترکیبی است مدارهای ترتیبی معمولا مستعد حملات ذرات بیشتری نسبت به مدارهای ترکیبی می باشند.
همان طور که در شکل 1 نشان داده شده است، SEU عامل اصلی وقوع 90٪ خطای نرم در مدارهای VLSI مدرن است. علاوه بر این، WOV مدارات لچ است بسیار طویل تر از مدارهای flip-flop می باشد..
بنابراین، بسیاری از تحقیقات اخیر بر طراحی و ایجاد طرح هایی برای لچ هایی نه تنها با عملکرد بیشتر و تحمل بالای خطای نرم بلکه با مصرف برق پایین تر متمرکز شده اند.

 

توضیحات تکمیلی

وضعیت هزینه

ویژه با هزینه

دیدگاهتان را بنویسید